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Titolo Data di pubblicazione Autore(i) File
HARAQ: Congestion-Aware Learning Model for Highly Adaptive Routing Algorithm in On-Chip Networks 1-gen-2012 M., Ebrahimi; M., Daneshtalab; F., Farahnakian; P., Liljeberg; J., Plosila; Palesi, Maurizio; H., Tenhunen
Exploiting Communication Concurrency for Efficient Deadlock Free Routing in Reconfigurable NoC Platforms 1-gen-2007 Palesi, Maurizio; Kumar, S; Holsmark, R; Catania, V.
A Methodology for Design of Application Specific Deadlock-free Routing Algorithms for NoC Systems 1-gen-2006 Palesi, Maurizio; Holsmark, R; Kumar, S; Catania, V.
Multi-Objective Optimization of a Parameterized VLIW Architecture 1-gen-2004 Ascia, G; Catania, V.; Palesi, Maurizio; Patti, D.
Design of Bandwidth Aware and Congestion Avoiding Efficient Routing Algorithms for Networks-on-Chip Platforms 1-gen-2008 Palesi, Maurizio; Longo, G; Signorino, S; Kumar, S; Holsmark, R; Catania, V.
Efficient Application Specific Routing Algorithms for NoC Systems utilizing Partially Faulty Links 1-gen-2008 Frazzetta, D; Dimartino, G; Palesi, Maurizio; Kumar, S; Catania, V.
A Multi-objective Strategy for Concurrent Mapping and Routing in Networks on Chip 1-gen-2009 Tornero, R; Sterrantino, V; Palesi, Maurizio; Orduna, J. M.
HiRA: A Methodology for Deadlock Free Routing in Hierarchical Networks on Chip 1-gen-2009 Holsmark, R; Palesi, Maurizio; Kumar, S; Mejia, A.
A system-level framework for evaluating area/performance/power trade-offs of VLIW-based embedded systems 1-gen-2005 Ascia, G; Catania, V.; Palesi, Maurizio; Patti, D.
An Encoding Scheme to Reduce Power Consumption in Networks-on-Chip 1-gen-2009 Ascia, G; Catania, V; Fazzino, F; Palesi, Maurizio
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Tipologia
  • 4 Contributo in Atti di Convegno ... 64
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Autore
  • CATANIA V. 25
  • ASCIA G 21
  • KUMAR S 8
  • PATTI D. 8
  • HOLSMARK R 7
Data di pubblicazione
  • 2010 - 2016 25
  • 2001 - 2009 39
Editore
  • ??? 5
  • IEEE Computer Society 2
  • ? 1
  • ACM Press 1
  • Maurizio Palesi 1
Lingua
  • eng 64
Accesso al fulltext
  • no fulltext 64